IC DRAM 4GBIT PARALLEL 96FBGA
4Gb LPDDR3 SDRAM，256Mx16位，1.35V供电，96球FBGA封装，商用温度0~+95°C，支持1600/1866Mbps速率，无铅无卤。规格书核对
类型DRAM
容量4 Gbit
接口并口
供电电压75 mV ~ 1.5 V
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技术参数
类型DRAM
容量4 Gbit
接口并口
供电电压75 mV ~ 1.5 VVDDQ = 1.35V (1.283V to 1.45V)
时钟频率800 MHz最大
规格书核对参数
21 项| 参数 | 值和测试条件 | 出处 |
|---|---|---|
| 类型 | LPDDR3 SDRAM | |
| 容量 | 4G bits (256Mx16) | |
| 接口 | x16 | |
| 供电电压 | VDD, VDDQ = 1.35V (1.283V to 1.45V); Backward compatible to 1.5V ± 0.075V | |
| 时钟频率 | 800 MHz | |
| 封装 | 96-ball FBGA |
全部参数（19 项）
| 电源 | |
|---|---|
| Voltage - Supply | 1.283V ~ 1.45V |
| 交流 / 直流特性 | |
| Clock Frequency | 800 MHz |
| 环境与封装 | |
| Memory Size | 4Gbit |
| Mounting Type | Surface Mount |
| Operating Temperature | 0°C~95°C(TC) |
| Package | Tray |
| Package / Case | 96-TFBGA |
| Supplier Device Package | 96-FBGA (13.5x9) |
| 其他 | |
| Access Time | 20 ns |
| Base Product Number | AS4C256 |
| Memory Format | DRAM |
| Memory Interface | Parallel |
| Memory Organization | 256M x 16 |
| Memory Type | Volatile |
| Mfr | Alliance Memory, Inc. |
| Product Status | Obsolete |
| Series | - |
| Technology | SDRAM - DDR3L |
| Write Cycle Time - Word, Page | 15ns |
引脚与封装
封装96-ball FBGA
| 脚位 | 名称 | 功能 | 出处 |
|---|---|---|---|
| A0 - A14 | 地址输入：为Active命令提供行地址，为Read/Write命令提供列地址，以选择相应bank中存储阵列中的一个位置。（A10/AP和A12/BC具有附加功能，见下文）地址输入还在模式寄存器设置命令期间提供操作码。 | ||
| A10 / AP | 自动预充电：A10在Read/Write命令期间采样，以确定Read/Write操作后是否应对访问的bank执行自动预充电。（HIGH：自动预充电；LOW：无自动预充电）A10在Precharge命令期间采样，以确定Precharge应用于一个bank（A10 LOW）还是所有bank（A10 HIGH）。如果只预充电一个bank，则由bank地址选择该bank。 | ||
| A12 / BC# | 突发截断：A12在Read和Write命令期间采样，以确定是否执行突发截断（on-the-fly）。（HIGH：无突发截断，LOW：突发截断）。有关详细信息，请参阅命令真值表。 | ||
| BA0 - BA2 | Bank地址输入：BA0 - BA2定义Active、Read、Write或Precharge命令应用于哪个bank。Bank地址还决定在MRS周期期间访问哪个模式寄存器。 | ||
| CK, CK# | 时钟输入：CK和CK#是差分时钟输入。所有地址和控制输入信号在CK正沿和CK#负沿交叉时采样。输出（读）数据参考CK和CK#的交叉点。 | ||
| CKE | 时钟使能：CKE高电平激活，低电平去激活内部时钟信号、器件输入缓冲器和输出驱动器。CKE低电平提供预充电掉电和自刷新操作（所有bank空闲），或活动掉电（任何bank行活动）。自刷新退出时CKE是异步的。在VREFCA稳定后，必须在所有操作（包括自刷新）期间保持。在读和写访问期间必须保持高电平。掉电期间，除CK、CK#、ODT和CKE外的输入缓冲器被禁用。自刷新期间，除CKE外的输入缓冲器被禁用。 | ||
| CS# | 片选：当CS#被注册为高电平时，所有命令被屏蔽。CS#提供多Rank系统中外部Rank选择。CS#被视为命令码的一部分。 | ||
| DM (DMU), (DML) | 输入数据掩码：DM是写数据的输入掩码信号。在写访问期间，当DM与输入数据同时采样为高电平时，输入数据被屏蔽。DM在DQS#的两个边沿采样。 | ||
| DQ | 数据输入/输出：双向数据总线。 | ||
| DQSL, DQSL# DQSU, DQ | 数据选通：读数据时输出，写数据时输入。与读数据边沿对齐，与写数据中心对齐。对于x16，DQSL对应DQL0-DQL7上的数据；DQSU对应DQU0-DQU7上的数据。数据选通DQSL和DQSU分别与差分信号DQSL#和DQSU#配对，以在读写期间向系统提供差分对信号。DDR3 SDRAM仅支持差分数据选通，不支持单端。 | ||
| NC | 无连接：不存在内部电气连接。 | ||
| ODT | 片上终止：ODT（注册高电平）启用DDR3 SDRAM内部的终止电阻。启用时，ODT仅应用于x8配置中的每个DQ、DQS、DQS#和DM/TDQS、NU/TDQS#（当通过模式寄存器MR1 A11=1启用TDQS时）信号。如果模式寄存器（MR1）编程为禁用ODT，则ODT引脚将被忽略。 | ||
| RAS#, CAS#, WE# | 命令输入：RAS#、CAS#和WE#（连同CS#）定义正在输入的命令。 | ||
| RESET# | 低电平有效异步复位：当RESET#为低电平时复位有效，高电平时无效。正常操作期间RESET#必须为高电平。RESET#是CMOS轨到轨信号，DC高电平和低电平分别为VDD的80%和20%，即DC高电平为1.20V，DC低电平为0.30V。 | ||
| VDD | 电源：1.35V，1.283 - 1.45V工作；兼容1.5+/- 0.075V工作。 | ||
| VDDQ | DQ电源：1.35V，1.283 - 1.45V工作；兼容1.5+/- 0.075V工作。 | ||
| VREFCA | CA参考电压 | ||
| VREFDQ | DQ参考电压 | ||
| VSS | 地 | ||
| VSSQ | DQ地 | ||
| ZQ | ZQ校准参考引脚 |
技术资料
规格书核对内容由 AI 从原厂规格书提取，点页码查看原文。