IC DRAM 4GBIT PARALLEL 96FBGA
4Gb LPDDR3 SDRAM, 256Mx16 бит, питание 1.35В, корпус 96-ball FBGA, коммерческий диапазон температур 0~+95°C, поддержка 1600/1866Мбит/с, без свинца и галогенов.Проверено по даташиту
Все аналоги
Полный отчётВ базе аналогов: 14. Войдите, чтобы посмотреть.
Технические параметры
Основные параметры
ТипDRAM
Объём памяти4 Gbit
ИнтерфейсParallel
Напряжение питания75 mV ~ 1.5 VVDDQ = 1.35V (1.283V to 1.45V)
Тактовая частота800 MHzМакс.
Параметры, сверенные с даташитом
Пунктов: 21| Параметр | Значение и условия измерения | Источник |
|---|---|---|
| Тип памяти | LPDDR3 SDRAM | |
| Ёмкость | 4G bits (256Mx16) | |
| Интерфейс | x16 | |
| Напряжение питания | VDD, VDDQ = 1.35V (1.283V to 1.45V); Backward compatible to 1.5V ± 0.075V | |
| Максимальная частота тактового сигнала | 800 MHz | |
| Корпус | 96-ball FBGA |
Все параметры (19)
| Питание | |
|---|---|
| Voltage - Supply | 1.283V ~ 1.45V |
| Характеристики по постоянному и переменному току | |
| Clock Frequency | 800 MHz |
| Условия эксплуатации и корпус | |
| Memory Size | 4Gbit |
| Mounting Type | Surface Mount |
| Operating Temperature | 0°C~95°C(TC) |
| Package | Tray |
| Package / Case | 96-TFBGA |
| Supplier Device Package | 96-FBGA (13.5x9) |
| Другое | |
| Access Time | 20 ns |
| Base Product Number | AS4C256 |
| Memory Format | DRAM |
| Memory Interface | Parallel |
| Memory Organization | 256M x 16 |
| Memory Type | Volatile |
| Mfr | Alliance Memory, Inc. |
| Product Status | Obsolete |
| Series | - |
| Technology | SDRAM - DDR3L |
| Write Cycle Time - Word, Page | 15ns |
Распиновка и корпус
Корпус96-ball FBGA
| Вывод | Название | Назначение | Источник |
|---|---|---|---|
| A0 - A14 | Входы адреса: Предоставляют адрес строки для команд Active и адрес столбца для команд Read / Write для выбора одного положения из массива памяти в соответствующем банке. (A10/AP и A12/BC имеют дополнительные функции, см. ниже) Входы адреса также предоставляют операционный код во время команд установ | ||
| A10 / AP | Автопрезардж: A10 сэмплируется во время команд Read/Write, чтобы определить, следует ли выполнять Автопрезардж для доступного банка после операции Read/Write. (HIGH: Автопрезардж; LOW: Нет Автопрезарджа) A10 сэмплируется во время команды Precharge, чтобы определить, применяется ли Precharge к одному | ||
| A12 / BC# | Обрыв пакета: A12 сэмплируется во время команд Read и Write, чтобы определить, будет ли выполнен обрыв пакета (on-the-fly). (HIGH: нет обрыва пакета, LOW: пакет оборван). См. таблицу истинности команд для деталей. | ||
| BA0 - BA2 | Входы адреса банка: BA0 - BA2 определяют, к какому банку применяется команда Active, Read, Write или Precharge. Адрес банка также определяет, какой реестр режима будет доступен во время цикла MRS. | ||
| CK, CK# | Часовой вход: CK и CK# являются дифференциальными часовыми входами. Все входные сигналы адреса и управления снимаются на пересечении положительного фронта CK и отрицательного фронта CK#. Выходные (читаемые) данные отсчитываются от пересечений CK и CK#. | ||
| CKE | Разрешение часов: CKE HIGH активирует, а CKE Low деактивирует внутренние часовые сигналы и входные буферы и выходные драйверы устройства. Установка CKE в Low обеспечивает режим Precharge Power-Down и Self Refresh (все банки в простое) или Active Power-Down (активная строка в любом банке). CKE асинхр | ||
| CS# | Выбор чипа: Все команды маскируются, когда CS# зарегистрирован как HIGH. CS# обеспечивает внешний выбор Rank в системах с несколькими Rank. CS# считается частью кода команды. | ||
| DM (DMU), (DML) | Маска входных данных: DM является входным сигналом маски для данных записи. Входные данные маскируются, когда DM сэмплируется как HIGH одновременно с этими входными данными во время операции записи. DM сэмплируется на обоих фронтах DQS#. | ||
| DQ | Вход/выход данных: Двусторонняя шина данных. | ||
| DQSL, DQSL# DQSU, DQ | Строб данных: Выход с данными чтения, вход с данными записи. Выровнен по фронту с данными чтения, центрирован в данных записи. Для x16 DQSL соответствует данным на DQL0-DQL7; DQSU соответствует данным на DQU0-DQU7. Стробы данных DQSL и DQSU спарены с дифференциальными сигналами DQSL# и DQSU#, со | ||
| NC | Нет соединения: Внутреннее электрическое соединение отсутствует. | ||
| ODT | Терминация на кристалле: ODT (зарегистрирован HIGH) включает сопротивление терминации внутри DDR3 SDRAM. При включении ODT применяется только к каждому сигналу DQ, DQS, DQS# и DM/TDQS, NU/TDQS# (когда TDQS включен через Реестр режима A11=1 в MR1) для конфигураций x8. Пин ODT будет игнорироваться, е | ||
| RAS#, CAS#, WE# | Входы команд: RAS#, CAS# и WE# (вместе с CS#) определяют вводимую команду. | ||
| RESET# | Асинхронный сброс с активным низким уровнем: Сброс активен, когда RESET# LOW, и неактивен, когда RESET# HIGH. RESET# должен быть HIGH во время нормальной работы. RESET# является сигналом CMOS rail to rail с DC высоким и низким уровнями на 80% и 20% от VDD, т.е. 1.20В для DC высокого и 0.30В для DC | ||
| VDD | Питание: 1.35В, 1.283 - 1.45В рабочее; совместимо с работой 1.5+/- 0.075В. | ||
| VDDQ | Питание DQ: 1.35В, 1.283 - 1.45В рабочее; совместимо с работой 1.5+/- 0.075В. | ||
| VREFCA | Напряжение опоры для CA | ||
| VREFDQ | Напряжение опоры для DQ | ||
| VSS | Земля | ||
| VSSQ | Земля DQ | ||
| ZQ | Опорный пин для калибровки ZQ |
Документы
Данные, сверенные с даташитом, извлечены AI из документации производителя. Нажмите на номер страницы, чтобы открыть оригинал.